Modelos em linguagem VHDL para equipamentos da hierarquia digital sincrona
Dados Bibliográficos
| AUTOR(ES) | |
|---|---|
| ANO | 2021 |
| TIPO | Book |
| PERIÓDICO | Revista de Antropologia |
| ISSN | 1678-9857 |
| E-ISSN | 1678-9857 |
| EDITORA | Universidade de Sao Paulo. Museu de Zoologia |
| DOI | 10.47749/t/unicamp.1993.65280 |
| ADICIONADO EM | 2025-08-29 |
Resumo
Esta dissertação apresenta modelos em linguagem VHDL (VHSIC Hardware Description Language) para equipamentos da hierarquia digital síncrona (HDS). A pesquisa se concentra na modelagem de equipamentos como multiplexadores de inserção/extração, geradores de código HDB3 e conversores de código AMI-HDB3, componentes essenciais para sistemas de transmissão digital. O trabalho detalha a implementação desses modelos em VHDL, visando a simulação e a síntese para dispositivos FPGA (Field-Programmable Gate Array), permitindo a verificação funcional e a prototipagem rápida de sistemas HDS. A dissertação contribui para o desenvolvimento de ferramentas para projeto e análise de sistemas de comunicação digital, oferecendo modelos reutilizáveis e adaptáveis para diferentes aplicações.